La caché es una memoria SRAM muy rápida situada entre la CPU y la RAM: L1 es la más rápida y pequeña, L2 intermedia y L3 la más lenta y grande de las tres, normalmente compartida entre núcleos. Cada instrucción pasa por el ciclo búsqueda, decodificación y ejecución (fetch, decode, execute), y el contador de programa (PC) apunta a la siguiente instrucción, no a la actual.
Cómo se ordena la jerarquía de memoria
La idea es una pirámide: cuanto más cerca de la CPU, más rápida, más cara y más pequeña es la memoria. De arriba abajo: registros, caché L1, caché L2, caché L3, RAM (DRAM, por ejemplo DDR4 o DDR5) y almacenamiento (SSD o HDD). El objetivo es que los datos e instrucciones de uso frecuente estén en los niveles altos, y los datos masivos, abajo.
Nivel
Tecnología
Orden de magnitud orientativo (temario)
Particularidad
Registros
En la propia CPU
Del orden de 1 ns; capacidad de bytes
Volátiles; la cima de la jerarquía
Caché L1
SRAM
1 a 4 ns; decenas de KB
La más rápida y pequeña; dentro del chip
Caché L2
SRAM
4 a 12 ns; cientos de KB a pocos MB
Intermedia
Caché L3
SRAM
10 a 40 ns; varios MB
La más lenta de las tres; compartida entre núcleos
RAM
DRAM (DDR4/DDR5)
60 a 100 ns; GB
Volátil; necesita refresco
SSD/HDD
Flash / magnético
De microsegundos a milisegundos; TB
No volátil
Las cifras son rangos orientativos del temario de OpoSERGAS y varían según el procesador. Lo que se pregunta en el examen es el orden, no el valor exacto: registros más rápidos que L1, L1 más que L2, L2 más que L3, L3 más que RAM.
El ciclo de instrucción: búsqueda, decodificación y ejecución
La unidad de control (UC) dirige el funcionamiento de la CPU. Cada instrucción pasa por tres fases:
Fetch (búsqueda): la UC lee la siguiente instrucción de memoria usando la dirección que marca el PC.
Decode (decodificación): interpreta la instrucción y determina qué operación hay que hacer y sobre qué operandos.
Execute (ejecución): ordena a la ALU o a los registros que realicen la operación.
Registro
Nombre
Contiene
PC
Program Counter
Dirección de la siguiente instrucción
IR
Instruction Register
La instrucción en curso
MAR
Memory Address Register
Dirección de memoria a la que se va a acceder
MDR/MBR
Memory Data/Buffer Register
Dato leído de memoria o que se va a escribir
ACC
Acumulador
Resultado de la ALU y uno de los operandos
PSW
Program Status Word
Indicadores de estado: cero, negativo, acarreo, desbordamiento
Trampa clásica
Si la pregunta dice que el PC contiene "la instrucción que se está ejecutando", es falsa: esa está en el IR. El PC contiene la dirección de la siguiente.
Por qué existe la caché: un ejemplo con números
La caché funciona porque los programas reutilizan datos e instrucciones cercanos en el tiempo y en el espacio. Cuando la CPU encuentra lo que busca en caché hay un acierto (hit); si no, un fallo (miss) y hay que ir al nivel inferior. El tiempo medio de acceso se estima así:
tiempo medio = tiempo de acierto + tasa de fallos x penalización por fallo
Ejemplo con datos inventados para practicar: acierto en 2 ns, tasa de fallos del 5 % y penalización de 80 ns para ir a RAM. Tiempo medio = 2 + 0,05 x 80 = 6 ns. Si una mejora baja la tasa de fallos al 2 %, queda en 2 + 0,02 x 80 = 3,6 ns. Con un fallo del 100 % (sin caché útil) serían 82 ns. Es la razón de que añadir niveles de caché compense: cada fallo en L1 puede resolverse en L2 o L3 sin llegar a la RAM.
Von Neumann y Harvard, y técnicas que mejoran el rendimiento
Característica
Von Neumann
Harvard
Memoria
Una sola para datos e instrucciones
Separadas
Bus
Único y compartido
Buses separados; accesos simultáneos
Cuello de botella
Sí, el del bus compartido
No
Uso típico
PC y servidores de propósito general
Microcontroladores y procesadores de señal
Las técnicas de mejora más preguntadas son el pipeline (solapar las fases de varias instrucciones, como una cadena de montaje), los procesadores multinúcleo, el hyperthreading (cada núcleo físico se presenta como dos lógicos al sistema operativo), la propia caché, la predicción de saltos y la ejecución fuera de orden.
Cómo encaja en el programa oficial y cómo estudiarlo
El programa oficial de las categorías TI incluye en la parte específica el tema "Equipamiento hardware. Servidores. Puesto de trabajo. Dispositivos personales" (tema 32 de la parte específica del Técnico/a especialista en el DOG núm. 126, de 5/07/2021, al que remite el DOG 141/2025). La arquitectura de la CPU y la caché son la base de ese bloque de hardware. Estudia primero el orden de la jerarquía, luego el ciclo de instrucción con sus registros y por último las técnicas de mejora.
La dirección de la siguiente instrucción que se va a ejecutar. La instrucción que se está procesando está en el registro de instrucción (IR). Tras cada búsqueda el PC se incrementa, salvo que haya un salto, en cuyo caso se carga con la dirección de destino.
¿Qué diferencia hay entre arquitectura Von Neumann y Harvard?
Von Neumann usa una sola memoria y un solo bus para datos e instrucciones, con el cuello de botella que eso supone. Harvard separa memorias y buses y permite accesos simultáneos. Los ordenadores de propósito general siguen el modelo Von Neumann; Harvard se usa en microcontroladores y procesadores de señal.
¿Por qué la caché usa SRAM y la memoria principal DRAM?
La SRAM es más rápida, no necesita refresco, pero es cara y de poca capacidad, por eso se usa en pocos megabytes de caché. La DRAM es más lenta, necesita refresco periódico, pero es barata y permite gran capacidad, por eso es la RAM principal.
¿Qué niveles de caché son privados y cuáles compartidos?
Según el temario de OpoSERGAS, L1 y L2 se asocian a cada núcleo y L3 se comparte entre núcleos. Es la configuración habitual, pero depende del procesador concreto.
Fuentes
Programa oficial de las categorías TI, Anexo II. DOG núm. 126, de 5 de julio de 2021 (Resolución de 18 de junio de 2021). xunta.gal/dog
Convocatoria vigente: Resolución de 16 de julio de 2025, DOG núm. 141, de 24 de julio de 2025. xunta.gal/dog
Contenido técnico (Von Neumann, Harvard, registros, ciclo de instrucción y jerarquía de memoria): temario de Técnico de Sistemas TI de OpoSERGAS. No es materia con norma legal; los rangos de tiempos son orientativos.
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